忽然开始担心keveri会不会出新的bug【amd吧】

amd吧关注：784,404贴子：17,997,618

33回复贴，共1页

忽然开始担心keveri会不会出新的bug

众所周知,推x机出过bug.之前鄙人不清楚是何种类形bug(资料,信息少),也没在意.
但是最近鄙人接触到了几篇论文,关于并行计算方面的.自然而然联想到压路机.(鄙人所在研究室是分步式系统,涉及到一些并行处理方面的内容.虽然鄙人不是这个研究方向,不过还是做了些背景了解.)其中cache coherence protocal的内容很有意思,说白了就是缓存一致性协议,防止各核心之间出现数据共享错误.
查了两篇论文发现,amd目前都是snooping(窥视)型实现.比如shanghai核心的.另外在压路机里amd面对了更复杂的情况,就是和gpu共享数据,state状态位可能会超过目前MOESI protocol的5个,出bug的可能性会增加.
明年可别爆出新闻说有bug就好.有时间搜一下关于apu的论文..恩....
另外附上参考资料,有兴趣的童鞋可以看看.能推荐些相关论文和知识给在下就更谢谢了.
[1] wikipedia.com:MOESI,MESI
[2] Comparing Cache Architectures and CoherencyProtocols on x86-64 Multicore SMP Systems,Daniel Hackenb,Daniel Molk,wlfgang E. Nagel,2009
[3] SWEL:Hardware Cache Coherence Protocols to Map Shared Data onto Shared Caches
Seth H.Pugsley,Josef B.Spjut, Proceedings of the 19th International Conference on Parallel Architectures and Compilation Techniques, 2010, 978-1-4503-0178-7, 465--476

送TA礼物

1楼2013-12-11 11:19回复

IP属地:广东

来自Android客户端2楼2013-12-11 11:20

关你鸟事
杞人忧天大概就是酱紫吧

3楼2013-12-11 11:40

收起回复

发现了一篇论文,ieee学会的,A fully integrated multi-CPU, GPU and memory controller 32nm processor.发这篇论文的应该是intel的科研人员.其中有几句很注目:
The CPUs and GPU share the same 8MB level-3 cache memory. The data flow is optimized by a high performance on die interconnect fabric (called “ring”) that connects between the CPUs, the GPU, the L3 cache and the system agent (SA) unit that houses a 1600MT/s, dual channel DDR3 memory controller, a 20-lane PCIe gen2 controller, a two parallel pipe display engine, the power management control unit and the testability logic.
Sandy Bridge就以经达到了cpu和gpu共享l3的8mb cache?

4楼2013-12-11 11:43